［本站讯］近日，全球体育网页版开云手机版2023级博士生孟成真为第一作者、戴鸿君教授为通讯作者，与国防科技大学隋兵才、赵振宇、李暾合作的论文“FASE: FPGA-Assisted Syscall Emulation for Rapid Early-Stage Processor Performance Evaluation”被IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems（IEEE TCAD）正式接收。
论文聚焦于新型处理器早期性能评估中的关键挑战。传统 FPGA 原型验证通常需要完成 RTL 设计、SoC 集成、外设适配和操作系统移植后，才能运行复杂应用程序，导致性能验证反馈滞后。针对这一问题，论文提出了 FASE（FPGA-Assisted Syscall Emulation） 框架，首次将系统调用仿真机制引入 FPGA 原型验证，使处理器设计在无需集成完整 SoC 和目标操作系统的情况下，即可直接运行复杂的用户态基准程序，在设计早期阶段获得准确、快速的性能反馈。
FASE 将用户态指令执行保留在 FPGA 上的真实处理器设计中完成，同时将 Linux 风格的系统调用委托给主机端运行时系统处理，从而兼顾 FPGA 执行效率与复杂软件负载支持能力。同时，FASE进一步支持了线程调度与同步、虚拟内存管理以及 I/O 系统调用转发，使动态链接、多线程用户程序能够在早期处理器原型上运行。
实验基于开源 64 位 RISC-V 多核处理器 Rocket Core 和 Xilinx KCU105 FPGA 平台展开。结果表明，在简单 CoreMark 基准测试中，FASE 的性能评估误差低于 1%；在基于 OpenMP 的复杂图计算基准 GAPBS 上，FASE 对多数单线程工作负载实现了超过 96% 的性能评估准确率，对多数多线程工作负载实现了超过 91.5% 的评估准确率。
该研究为处理器早期性能评估提供了一种全新的技术路径，使设计人员可以在不完整的早期处理器原型上运行接近最终验证阶段的复杂用户态工作负载，从而更早获得面向真实应用的性能反馈。未来，团队将继续围绕快速处理器原型验证、软硬件协同仿真、多核性能评估以及新型 RISC-V 架构设计工具链开展研究，推动高效、开放、敏捷的处理器设计方法发展。
IEEE TCAD 由 IEEE 出版，面向集成电路与系统的计算机辅助设计，涵盖系统级设计、建模、仿真、验证以及软硬件协同设计等方向，是相关领域具有极高影响力的国际期刊，也是中国计算机学会（CCF）推荐的A类期刊。
